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  Analogschalter

      Analogschalter   Inhaltsverzeichnis1 GRUNDPRINZIP: 3   1.1 Feldeffekttransistor als Widerstand: 3   2 TRANSMISSION – GATE: 4   3 EIGENSCHAFTEN VON CMOS-SCHALTERN: 5   3.1 Ein-Widerstandsverhalten von Fet-Schaltern: 5   3.2 Fehler zwischen Aus- und Eingangsspannung: 6   3.3 Schaltkapazitäten: 7   3.4 Vergleich zwischen N-JFET, P-MOS und CMOS: 8   4 LATCHUP-EFFEKT: 9   4.

1 Definition: 9   4.2 Thyristor (Vierschichtelement): 9   4.3 Parasitäre Transistoren im CMOS Switch: 10   5 SCHUTZMAßNAHMEN: 11   5.1 Diodenschutzschaltung (Latch-Up Schutz): 11   5.2 Eingangsstromschutzschaltung für CMOS-Schalter: 11   6 KENNDATENBEISPIELE: 12   7 QUELLENANGABE: 12 Grundprinzip:    Abb.1.

1 Prinzipschaltung eines Analogschalters    Das Grundprinzip eines Analogschalters ist, ein Eingangssignal zwischen Ein- und Ausgang niederohmig zu verbinden oder sie hochohmig zu trennen. Beim eingeschalteten Zustand, soll die Ausgangsspannung möglichst gleich wie die Eingangsspannung sein. Die bei einem Analogschalter zu berücksichtigen Parameter sind   Durchlaßdämpfung Sperrdämpfung Analog-Spannungsbereich Schaltzeiten   Da sich ein Feldeffekttransistor bei kleinem UDS wie ein ohm’scher Widerstand verhält, der mit UGS um mehrere Zehnerpotenzen verändert werden kann, ist er sehr gut als Schalter geeignet. FELDEFFEKTTRANSISTOR ALS WIDERSTAND:      Abb.1.1.

1 Ausgangskennlinienfeld eines Feldeffekttransistors Der ohm’sche Bereich ist jener Bereich, wo der Kanal des Fets nicht abschnürt. In diesem Bereich kann man den Fet als steuerbaren Widerstand verwenden. Bei kleinem UDS befindet man sich im ohm’schen Bereich. Hier berechnet sich der Widerstand mit rDS = dUDS / dID (Steigung). Bei kleinem UDS ist die Steigung dieselbe, wie die Steigung im Arbeitspunkt (dUGS / dID). Deshalb geht man folgendermaßen vor:  Mit zunehmender Gatespannung wird rds größer , um schließlich bei UGS=UP, wenn der Kanal abgeschnürt ist, unendlich groß zu werden.

Transmission – Gate:    Abb.2.1 Transmission Gate  Damit man den Schalter leitend macht, muß man das Gate-Potential des n-Kanal MosFet’s auf V+ und das Gate-Potential des p-Kanal MosFet’s auf V- legen. Bei mittlerer Signalspannung sind beide Fet’s leitend. Bei größerer positiver Eingangsspannung verringert sich das Gate-Potential von T1, d.h.

T1 wird hochohmiger. Das macht jedoch nichts, weil gleichzeitig das Gate-Potential von T2 negativer und damit wird T2 niederohmiger.   Þ Die Signalspannung darf jeden Wert zw. V+ und V- annehmen.     Abb.2.

2 gDS beider MosFet’s in Abhängigkeit von der Signalspannung    Bei Standard-CMOS Schaltern darf die Signalspannung nicht außerhalb des Bereiches liegen, sonst kann es zum Latch-Up Effekt kommen(siehe Kapitel 4.). Bei diesem Effekt beginnt nämlich eine Kanal-Substrat Diode zu leiten und überschwemmt das Substrat mit Ladungsträgern. Das kann parasitäre Bauelemente dazu Bewegen die Versorgungsspannung kurzzuschließen. Wegen dieser Probleme sind viele integrierte CMOS-Schalter mit zusätzlichen Schutz-strukturen versehen die den Strom begrenzen.  Eigenschaften von CMOS-Schaltern: EIN-WIDERSTANDSVERHALTEN VON FET-SCHALTERN:       Abb.

3.1.1 Ein-Widerstand (rDson) in Abhängigkeit von der Eingangsspannung    In Abbildung 3.1.1 sieht man den Vergleich von vier Fet-Schaltern. Es wird der Ein-Widerstand (rDson) in Abhängigkeit von der Eingangsspannung gezeigt.

  NMOS n-Kanal-MosFet als Schalter PMOS p-Kanal-MosFet als Schalter JFET J-FET als Schalter CMOS CMOS-Schalter (Transmission Gate, PMOS//NMOS) FEHLER ZWISCHEN AUS- UND EINGANGSSPANNUNG:    Abb.3.2.1 rDS in Abhängigkeit vom maximalen Fehler zwischen Ein- und Ausgangsspannung Die Kurven in Abbildung 3.2.1 zeigen den maximalen rDSon den man verwenden kann um den vorgegebenen Fehler zwischen Aus- und Eingangsspannung(bei gegebenem Lastwiderstand) nicht zu überschreiten.

  Bsp.: Bei einem Lastwiderstand von 200kW und einem Fehler zwischen Aus- und Eingangsspannung von maximal 0,1%, darf rDSon einen Wert von 200W annehmen. SCHALTKAPAZITÄTEN:    Abb 3.3.1 Schaltkapazitäts Ersatzschaltbild bei offenem Schalter     Abb 3.3.





2 Schaltkapazitäts Ersatzschaltbild bei geschloßenem Schalter   Abb 3.3.3 Schaltkapazitäts Ersatzschaltbild mit berücksichtigter Streukapazität bei offenem Schalter     Abb 3.3.4 Schaltkapazitäts Ersatzschaltbild mit berücksichtigter Streukapazität bei geschloßenem Schalter Die obigen Ersatzschaltbilder sollen zeigen, daß man bei verschiedenen Anwendungen mit eventuellen Fehlern rechnen muß.   Wie man in den Abbildungen sehen kann, lädt sich CL (CL=CD//CStreu) beim Einschaltzyklus über rDS auf.

Während des Ausschaltzyklus‘ lädt sich CL wieder über RL ab.    Bsp.: Unser Schalter hat ein CD=CS=3pF. Mit diesem Schalter benötigen wir einen Fehler der maximal 0.1 % groß ist. Damit wir aber einen Fehler von maximal 0,1 % haben, muß RL=1000rDS sein (siehe Abb.

3.2.1).   ÞDie Ausschaltzeit dauert 1000mal solange wie die Einschaltzeit.   Weiters soll die Umschaltzeit nicht größer als 5ms sein. Eine typische Streukapazität (z.

B. CIN von einem OPV) ist 7pF groß. Die Zeit die ein RC-Glied braucht um in den 0.1 % Bereich des Endwertes zu kommen dauert 6.9 Zeitkonstanten (6.9*RC).

In der untenstehenden Tabelle ist ersichtlich, daß RL nicht größer als 72kW gewählt werden darf, sonst wird die Ausschaltzeit zu groß.    RL[kW] rDS[W] CL[pF] tON[ns] tOFF[ms] 25 25 10 1.72 1.72 50 50 10 3.45 3.45 72 72 10 5.

00 5.00 100 100 10 6.90 6.90      Es bildet sich schon eine Streukapazität, beim Hinausführen der Anschlußdrähte aus dem IC-Gehäuse.   Weiters kann man sagen, daß die Kapazitäten proportional der aktiven Fläche im Chip sind. Folglich braucht man dann ein kleines rDS um die Schaltzeiten klein zu halten.

Doch das hat den Nachteil, daß man die aktive Fläche im Chip vergrößern muß und damit vergrößern sich auch die Kapazitäten. Grundsätzlich gilt: Je kleiner die Schaltkapazitäten, desto schneller sind die Schaltzeiten und desto besser ist die Hochfrequenzstabilität.   VERGLEICH ZWISCHEN N-JFET, P-MOS UND CMOS:   Typ Signalbereich rDS D rDS ID od IS P-MOS (U--UGS(th)) < VSig groß groß klein N-JFET (U--UGS(off)) < VSig klein klein klein CMOS U- < USig < U+ mittel mittel klein     U- ....

......

negative Versorgungsspannung U+ ......

....positive Versorgungsspannung UGS(th) und UGS(OFF) sind negative Spannungen Latchup-Effekt: DEFINITION:   Das Phänomen Latch-Up tritt auf, wenn am Ein- oder Ausgangspin einer CMOS Schaltung, eine Spannung anliegt, die entweder größer als V+ oder kleiner als V- (GND) ist. Durch parasitäre Halbleiterelemente, passiert es das V+ und V- kurzgeschlossen werden.

Wenn der Versorgungsstrom nicht begrenzt ist, zerstört der hohe Strom den Schalter.   THYRISTOR (VIERSCHICHTELEMENT):  Abb. 4.2.1 Thyristortetrode    Durch die Hintereinanderschaltung von vier Halbleiterschichten mit jeweils abwechselnden Leitfähigkeitstyp entsteht eine Vierschichtdiode mit insgesamt drei pn-Übergängen. Wenn jetzt die Anode positiver als die Katode ist, sperrt der mittlere pn-Übergang.

Ist es umgekehrt, so sperren die beiden äußeren pn-Übergänge. Bei Überschreitung einer gewissen Grenzspannung kommt es jedoch zum Durchbruch der Sperrschichten.   Am einfachsten ist es, sich den Thyristor als Kombination eines npn- und pnp- Transistor vorzustellen. Liegt ein niedriges UAK an, so ist es egal welche Polarität die Spannung hat, der Thyristor bleibt immer gesperrt. Wenn man jetzt eine bestimmte Grenzspannung in positiver Richtung überschritten wird, nimmt der Kollektor-Sperrstrom von T1 stark zu, sodaß T2 angesteuert wird. Ist das Produkt der beiden Stromverstärkungen b1 * b2 > 1, so kommt es zu einer Mitkopplung die zu einem Durchschalten der beiden Transistoren führt.

Dies nennt man auch „Zünden“ des Thyristors. Die Spannung bricht dann bis auf etwa 1 V zusammen, sodaß der Strom stets durch einen Vorwiderstand begrenzt werden muß.   Wenn die beiden Basen von T1 und T2 jetzt einen Anschluß bekommen (Gate), kann man den Thyristor steuern. Es genügt wenn man bei positivem UAK einen kurzzeitigen „Zündstrom“ IGA oder IGK einprägt, um den Thyristor leitend zu machen.   Detailiertere Information siehe   Erwin Böhmer: „Elemente der angewandten Elektronik“ 9. Aufl.

S.234/235 PARASITÄRE TRANSISTOREN IM CMOS SWITCH:     Abb. 4.3.1 CMOS Halbleiter ESB       Abb. 4.

3.2 Schaltung zum zugehörigen CMOS-ESB des parasitären Thyristors   Der Latch-Up Effekt kann sich nur ereignen, wenn die Eingangsspannung größer als VDD oder kleiner als VSS ist. Das parasitäre CMOS-Halbleiter Ersatzschaltbild sieht man in Abb.4.2.1, die dazugehörige Schaltung in Abb.

4.2.2. Durch den npn- und den pnp- Transistor im CMOS - Halbleiter ESB ensteht ein pnpn – Übergang. Wie im Kap.4.

2 besprochen nennt man dies einen Thyristor.   Ist die Eingangsspannung des Schalters jetzt um eine Diodenspannung größer als VDD oder um eine Diodenspannung kleiner als VSS, dann schaltet einer der beiden Transistoren durch. Von der Versorgung über RBX beginnt dann Strom zu fließen Þ der Thyristor wird gezündet (Gate-Strom, siehe auch Kap.4.2). Ist der Thyristor gezündet, wird der Strom zwischen VDD und VSS nur noch durch die Kollektorwiderstände der zwei Transistoren, die sehr klein sein können, begrenzt.

Schutzmaßnahmen: DIODENSCHUTZSCHALTUNG (LATCH-UP SCHUTZ):     Abb. 4.4.1 Diodenschutzschaltung (Latch-Up Schutz)   Um Latch-Up zu vermeiden, wird normalerweise die Diodenschutzchaltung verwendet. Im Falle einer zu großen, oder zu negativen Eingangsspannung,haben die Dioden die Aufgabe, den Gatestrom des Thyristors „abzublocken“. Im Normalfall haben die beiden Transistoren (ESB) eine sehr kleine Stromverstärkung (üblicherweise <10), sodaß man einen verhältnismäßig großen Strom braucht um den Thyristor zu zünden.

Die Dioden beschränken den Gate-Sperrstrom so, daß der Thyristor nicht gezündet werden kann. Der Nachteil dieser Schutzschaltung ist, daß sich der Eingangsspannungsbereich um 2xUBE (Flußspannung der Diode) verringert.   EINGANGSSTROMSCHUTZSCHALTUNG FÜR CMOS-SCHALTER:      Abb. 5.2.1 Eingangsstromschutzschaltung   Analogschalter müssen auch noch gegen hohe Ströme geschütz werden.

Dies macht man durch Einbauen eines Serienwiderstandes( s. Abb. 5.2.1). Der Widerstand (RLIMIT » 400W) beschränkt den Strom in einem sicheren Bereich, normalerweise <25mA.

Diese Methode kann man abernatürlich nur bei einem hochohmigen Lastwiderstand (RL >> 400W) verwenden, weil sonst ein Großteil der Spannung an RLIMIT abfällt.     Kenndatenbeispiele:   Typ Hersteller Funktion Ein-Wid. Analog-Bereich PVerlust Schaltzeit Schnell schaltend (£ 100 ns) 74 HC 4316 Phillips 4 x Ein 65W ± 5 V 10 mW 20 ns DG 611 Siliconix 4 x Aus 18 W ± 5 V 20 mW 15 ns HI 201 HS Harris 4 x Aus 30 W ± 15 V 120 mW 30 ns Niedrige Verlustleistung (£100 mW) und Niederohmig (£100 W) DG 405 Siliconix 4 x Ein 20 W ± 15 V 10 mW 100 ns DG 411 Harris 4 x Ein 30 W ± 15 V 30 mW 150 ns ADG 511 Anal. Dev. 4 x Aus 30 W ± 20 V 20 mW 200 ns Niederohmig (£100 W) DG 271 Siliconix 4 x Aus 32 W ± 15 V 120 mW 50 ns HI 5049 Harris 4 x Aus 50 W ± 15 V 2 mW 300 ns CDG 211 Teledyne 4 x Aus 40 W ± 10 V 50 mW 200 ns Hoher Analogbereich (£ ± 30 V) HV 348 Supertex 2 x Aus 35 W ± 50 V 10 mW 500 ns Hohe Sperrdämpfung ( ³ 40 dB bei 100 MHz) DG 540 Siliconix 4 x Ein 30 W ± 6 V 60 mW 30 ns HI 222 Harris 2 x Ein 35 W ± 15 V 75 mW 90 ns CDG 5341 Teledyne 2 x Ein 100 W ± 10 V 100 mW 120 ns     Quellenangabe:     Siliconix: Low Power Discretes Data Book   Texas Instr.: TL 7726 Application Report   HCMOS: Electronic Components and Applications Vol.

7, No. 3   Tietze /. Schenk: Halbleiterschaltungstechnik   E. Böhmer: Elemente der angewandten Elektronik   Intersil: Application Handbook   Analog Devices System Application Guide  

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